Разница между дизайном переднего интерната и внутренним дизайном чипа

Основное определение дизайна фронта и дизайна в конце концов

Конструкция фронта: фокусируется на реализации логических функций в схеме. По сути, это состоит в том, чтобы спроектировать схему «на бумаге», включая то, что чип будет «делать» и «как она будет рассчитана».

Бэк-конструктивный дизайн: основное внимание уделяется физической реализации, то есть как «посадить» цепь, определенную передней частью, и «сделать» ее на кремниевой пластине.

Понимание аналогии: процесс строительства дома

Передняя конструкция похожа на дизайнер здания, который отвечает за определение структуры, функциональной планировки, схемы, сантехнических маршрутов и т. Д. Дома.

Бэк-конструктивный дизайн больше похож на гражданского и строительного инженера, который отвечает за превращение чертежи в физические здания и обеспечение безопасного, соответствия дома и использования.

Фронт-конструктивный дизайн: от «абстрактной функции» до «модели схемы»

Задача дизайна фронта-превратить абстрактные функциональные требования в четкие, достижимые логические цепи.

Основной контент включает в себя:

Спецификационная формулировка: понимать потребности клиентов и формировать спецификации чипов.

Дизайн архитектуры и подразделение модуля: назначить функциональные блоки, сформулировать поток данных и логику управления.

Кодирование HDL: Verilog\/VHDL используется для описания логической функции и формы RTL -кода.

Функциональное моделирование: Убедитесь, что дизайн соответствует спецификациям для проверки уровня поведения.

Логический синтез: преобразовать RTL в сетевые списки уровня затвора и генерировать сетевые списки схемы на основе стандартных сотовых библиотек.

Формальная проверка и анализ синхронизации: убедитесь, что в процессе синтеза нет функционального отклонения, и проверяйте логическую правильность и сходимость времени.

Цель: сформировать надежный, синтезируемый и проверяемый логический список сетевых сетей.

0040-02544 верхняя часть тела, металл DPS

Бэк-конструктивный дизайн: от «модели схемы» до «твердой реализации»

Задача проекта движения состоит в том, чтобы реализовать физическую компоновку физической схемы на основе сети-списка уровня затвора, предоставленного передовым.

Основной контент включает в себя:

Дизайн DFT: вставьте тестовые структуры (например, цепочки сканирования) для улучшения тестируемости.

Планирование макета: расположить местоположение модуля и структурную планировку чипа.

Интеграция часов (CTS): оптимизирует распределение тактовых сигналов для обеспечения синхронизации.

Place & Route (P & R): логические ворота и провода помещаются на чип, чтобы сформировать макет.

Паразитарная экстракция и моделирование времени: рассмотрим влияние физических факторов на сигнал, такие как задержка, емкость и перекрестные помехи.

Физическая проверка (LVS, DRC): Проверьте согласованность схемы схемы с помощью логики проектирования и проверить, что правила процесса соблюдаются.

Цель: генерируйте физически производимый, функционально правильный файл GDSII.

Передние и задние соединения

Несмотря на то, что фронт-конечно-конец принадлежат к двум фазам, они тесно связаны и имеют несколько пересечений:

Несмотря на то, что фронт-конечно-конец принадлежат к двум фазам, они тесно связаны и имеют несколько пересечений:

Проект	Описание
Интерфейс данных	Передний список сети является отправной точкой для конструкции Back-End
Ограничения дизайна	Ограничения синхронизации, определенные во время синтеза фронт-энда, непосредственно влияют на размещение и маршрутизацию на первом месте.
Проверить синергию	Пост-симуляция выполняется с функциональной моделью фронтального и паразитной информации, извлеченной из задней части
Итеративная обратная связь	Если бэкэнд находит нарушения времени или проблемы с целостностью власти, вам необходимо обращать на первый план передовой фронт, чтобы скорректировать архитектуру или политику синхронизации

Резюме: индукция различий и соединения

Проект	Фронт -конечный дизайн	Бэк-энд дизайн
Объект	Функциональный дизайн	Физическая реализация
Вход	Спецификация	Сетевые списки на уровне ворот
Выход	Слист сети	Gdsii
Технические проблемы	RTL дизайн, моделирование, анализ времени	Место и маршрут, целостность мощности, физическая проверка
Инструмент	Verilog\/VHDL, эмуляторы, инструменты синтеза	P & R Инструменты, часы, Verifiers LVS\/DRC
По очереди	Логические структуры, ограничения	Реализация сущности, оптимизация обратной связи